全球速看：09-寄存器

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组合逻辑存在一个最大的缺点就是存在竞争与冒险,系统会产生不定态;使用时序逻辑电路就会极大的改善这种情况寄存器具有存储功能,一般是由D触发器构成,由时钟脉冲控制,每个D触发器能够存储一位二进制码D触发器工作原理:在一个脉冲信号(一般为晶振产生的时钟脉冲)上升沿或者是下降沿作用下,将信号从输入端D送到输出端Q,如果时钟脉冲的边沿信号未出现,即使输入信号改变,输出信号仍保持原来的值,且寄存器拥有复位清零功能,其复位又分为同步复位和异步复位.

使用按键控制LED灯,按键输入的信号输入给输出信号,假如在某个时钟周期内输入信号产生了毛刺:*对于组合逻辑,输出也会有毛刺

2.3 RTL

module filp_flop(  input wire sys_clk,  input wire sys_rst_n,  input wire key_in,    output reg led_out);      // 同步复位  always@(posedge sys_clk)    if(sys_rst_n == 1"b0)      let_out <= 1"b0;    else       let_out <= key_in;endmodule

module filp_flop(  input wire sys_clk,  input wire sys_rst_n,  input wire key_in,    output reg led_out);      // 异步复位  always@(posedge sys_clk or negedge sys_rst_n)    if(sys_rst_n == 1"b0)      let_out <= 1"b0;    else       let_out <= key_in;endmodule

推荐使用异步复位

// 同步复位`timescale 1ns/1nsmodule tb_flip_flop();  reg sys_clk;  reg sys_rst_n;  reg key_in;  initial begin    sys_clk <= 1"b1;    sys_rst_n <= 1"b0;    key_in <= 1"b0;    #20;    sys_rst_n <=1"b1;    #210;    sys_rst_n <=1"b0;    #40;    sys_rst_n <=1"b1;  end  initial begin    $timeformat(-9,0,"ns",6);    $monitor("@time:%t:key_in=%b,led_out=%b",$time,key_in,led_out);  end  // 模拟系统时钟  always begin    #10;    sys_clk = ~sys_clk;  end  // 时钟周期是20ns,保证每次数据变化小于时钟周期,避免差生毛刺  always #20 key_in <= {$random} % 2;    flip_flop flip_flop_inst(    .sys_clk (sys_clk),    .sys_rst_n (sys_rst_n),    .key_in (key_in),    .led_out (led_out)  );endmodule  

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